1. Jurnal [kembali]
2. Alat dan Bahan [kembali]
1. SW-SPDT
2. JK FLIP FLOP
3. LED RED
4. LED YELLOW
5. LED GREEN
6. LED BLUE
7. SIGNAL GENERATOR
8. GROUND
3. Rangkaian Simulasi [kembali]
4. Prinsip Kerja Rangkaian [kembali]
Pada Asynchronous Counter tersebut, digunakan 4 buah JK Flip - Flop yang disusun sejajar dengan input clock pada flip-flop pertama. Input J dan K masing - masing dihubungkan ke VCC yang memberikan logika 1. Dengan J dan K yang berlogika 1, maka JK flip - flop berada pada kondisi toggle. Sesuai dengan kondisi JKFF apabila J dan K berlogika 1 dan kemudian diberi input clock naik, maka output pada Q adalah logika yang berlawanan. Output logika yang berubah - ubah dan terjadi secara kontinu akibat inputan clock pada JKFF pertama, akan menjadi input clock pada JKFF kedua, dan dengan prinsip kerja yang sama hingga output pada JKFF keempat juga berupa clock. Semakin banyak flip - flop yang digunakan, waktu yang dibutuhkan output untuk berubah semakin lama.
Pada JKFF pertama membutuhkan 2 kali clock, pada JKFF kedua dibutuhkan 4 kali clock, pada JKFF ketiga membutuhkan 8 kali clock, dan pada JKFF keempat membutuhkan 16 kali clock. Untuk memproses kode biner tersebut maka digunakan IC 74LS47 sebagai BCD dekoder, atau mengubah kode biner menjadi bentuk sesuai yang dikodekan. Maka output Q1 dihubungkan ke pin A, Q2 dihubungkan ke pin B, Q3 dihubungkan ke pin C, dan Q4 dihubungkan ke pin D. Output IC 74LS47 kemudian dihubungkan ke seven segment. Pada rangkaian digunakan seven segment common anoda, dimana seven segment dihubungkan dengan VCC untuk memberikan tegangan (logika 1). Segmen - segmen tersebut terdiri dari LED yang akan aktif apabila dialiri arus. Arus mengalir memerlukan beda potensial. Maka untuk menghasilkan beda potensial dihubungkan ke ground (logika 0). Sehingga dapat disimpulkan pada rangkaian diatas, segmen akan hidup apabila berlogika 0. Output dari dekoder kemudian ditampilkan oleh seven segment dengan prinsip pin yang berlogika 0 segmennya akan menyala. Dan proses inilah yang menyebabkan angka - angka tersebut dapat ditampilkan dan dapat menjalankan proses counting. Karena Rangkaian ini merupakan rangkaian counter down, yang mana Untuk output dari rangkaian ini berupa led yang menampilkan urutan bilangan biner dari 1111, 1110,1101,1100,1011,1010,1001,1000,0111,0110,0101,0100,0011,0010,0001,0000 yang mana apabila dikonversi ke bilangan hexadesimal maka akan menghasilkan output dari 15-0.
5. Video Rangkaian [kembali]
6. Analisa [kembali]
1. Analisa output percobaan berdasarkan ic yang digunakan?
Jawab :
Berdasarkan simulasi percobaan 1, yang mana rangkaian tersebut merupakan rangkaian JK FLIP FLOP aktif Low yang mana clock akan berfungsi apabila sinyal inputan berlogika 1, kemudian pada pin J dan K sama-sama berlogika 1 sehingga kondisi ini dinamakan toogle yang mana output yang dihasilkan akan saling bergantian antara Q dan Q komplement, oleh karena itu maka rangkaian tersebut tergolong kedalam IC counter down yang mana output dari JK FLIP FLOP dimulai dari binner 1111, 1110,1101,1100,1011,1010,1001,1000,0111,0110,0101,0100,0011,0010,0001,0000 yang mana apabila dikonversi ke bilangan hexadesimal maka akan menghasilkan output dari 15-0.
2. Analisa sinyal output yang dikeluarkan jk flipflop kedua dan ketiga?
Jawab :
Sinyal output yang dikerluarkan pada JK FLIP FLOP kedua dan ketika adalah tergantung pada clock flip flop sebelumnya, yang mana untuk JK FLIP FLOP kedua sinyal inputan untuk clock nya bergantung pada JK FLIP FLOP pertama, apabila clock pada flip flop pertama berlogika 0 sehingga clock nya aktif dengan clock nya aktif maka output yang semula berlogika 0 berubah menjadi logika 1 karena kondisi kaki J dan K nya berlogika 1 yang mana jika JK berlogika 1 maka kondisi tersebut disebut kondisi toogle sehingga apabila clock diberi logika 0 maka clock aktif sehingga menghasilkan logika yang bergantian dari 0 ke 1 dan sebaliknya sehingga apabila di Q berlogika 1 maka di Q komplement berlogika 0 dengan Q komplemen berlogika 0 clock flip flop 2 akan aktif karena Q komplemen terhubung dengan clock flip flop ke 2 sehingga output Q dan Q komplemen dari JK flip flop 2 akan menghasilkan logika bergantian dari 0 ke 1 dan sebaliknya. Begitu juga untuk JK FLIP FLOP yang ketiga, yang mana inputan sinyal clock nya bergantung dari JK FLIP FLOP yang kedua
7. Link Download [kembali]
Tidak ada komentar:
Posting Komentar